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    沙井電鍍廠資訊：

 

    ０前言

 

    目前在工業領域中應用的電鍍金工藝可分為軟金工藝和硬金工藝［１］。前者主要應用于微電子硅晶片表面處理及芯片內部導線固定等方面，后者主要應用于芯片中電路連接器件接觸阻抗等方面。由于硬金工藝使用氰化物鍍液，近年來已逐漸被其他工藝所取代。當今電子技術發展日新月異，根據國際半導體技術發展路線圖報道，在２００７年，最小線寬尺寸就已達到６５ｎｍ。在如此小的微觀尺寸下，采用傳統的銅或鋁等材料作為芯片內連線會出現一系列的問題，而采用金作為未來４５ｎｍ級芯片內連線具有很大的可能。近年來國內外關于電鍍金工藝的研究取得了很大的進展，提出了許多建設性的方法，但所獲得的結論往往偏重于經驗，且晶粒尺寸往往過大。本文著重討論軟金工藝中獲得納米金鍍層的工藝流程，從電鍍理論入手推導控制晶粒大小的方法，并對鍍液進行分析，從而試圖精準控制鍍層厚度和晶粒大小。

 

    １理論分析

 

    １．１鍍層厚度

 

    法拉第定律可表示為：

 

    ｗ＝Ｚ×Ｑ＝Ｚ×Ｉ×ｔ（１）

 

    式中：ｗ為生成物的質量；Ｚ為電化學當量；Ｑ為電解池通過的電量；Ｉ為通過的電流；ｔ為通電時間。電化學當量Ｚ可通過下式求得：

 

    式中：Ａｗｔ為陰極上析出金屬的相對原子質量；ｎ為參與沉積反應的電子數；Ｆ為法拉第常數，為９６４８７Ｃ。

 

    令鍍層厚度為ｈ，體積為Ｖ，表面積為ａ，相對密度為ｄ，則鍍層厚度可通過下式求得：

 

 

    １．２金微粒半徑

 

    晶芽形成時，自由能的變化ΔＧＮ可表示為［２］：

 

    ΔＧＮ＝ε×Ｐ－Ｎ×Δμ（４）

 

    式中：ε為邊界能的平均值；Ｐ為晶核的周長；Ｎ為晶核中原子的數目；Δμ為原子在溶液中與在晶核中的化學位差。

 

    當晶核中的原子數目達到臨界值ＮＣ時，晶核是穩定的。定義此時的ΔＧＣ為臨界晶核生成能：

    

    式中：ｇ為二維晶核的幾何因子；ηｃ為陰極的過電位；ｑ為沉積一個原子單層所需的電量；ｒｏ為臨界晶核半徑。

 

    ２實驗

 

    ２．１試片準備

 

    首先使用ＬＤＪ－２Ａ－Ｆ１５０型濺射鍍膜機對７．６２ｃｍ硅片進行初步濺鍍金。在源能量４００ｅＶ，束流６０ｍＡ，中和電流７２ｍＡ，濺鍍時間１０ｍｉｎ的條件下，可以得到金層厚度約為５０ｎｍ。

 

    隨后制作規格為１ｃｍ×１ｃｍ的掩模板，進而在硅片上甩上正膠（瑞紅），進行曝光，顯影后所得圖案，如圖１所示。

 

 

    ２．２鍍液組成及工藝條件

 

    ３結果與討論

 

    ３．１鍍層厚度

 

    在鍍液中，金是以亞硫酸鹽的形式存在，為＋１價。根據式（２）和式（３）計算出鍍層厚度的理論值為９．５１３μｍ。在電流密度為１．５Ａ／ｄｍ２，電鍍時間為３０ｍｉｎ的條件下，使用臺階儀測量鍍層厚度，實驗結果，如表１所示。由表１可知：實際鍍層厚度和理論值是比較接近的。另外，鍍液中金離子的質量濃度對鍍層厚度也是有影響的。

 

    

    ３．２金微粒大小

 

    由式（７）可知：金微粒半徑與過電位成反比，而過電位與電流密度的對數成正比。由此可知：金微粒半徑與電流密度的對數成反比。

 

    分別選取電流密度為１．０Ａ／ｄｍ２和１．５Ａ／ｄｍ２對樣品進行實驗。使用德國Ｒａｉｔｈ公司生產的Ｅ－ｌｉｎｅ電子束系統對所得鍍層的微觀結構進行分析，實驗結果，如圖３所示。使用臺階儀在鍍層的四角、邊界及中央區域各選取若干點進行測量，然后對結果取平均值，從而得到金微粒的平均尺寸，實驗結果，如表２所示。

 

    實際得到的金微粒尺寸的比值比理論值略小。其原因主要有以下幾個方面：

 

    （１）與鍍液中金離子的質量濃度有關。電鍍后期陰極周圍金離子的質量濃度較低，鍍層稀疏從而使晶粒半徑起伏較大。

 

    （２）與鍍液的選取有關。同一鍍液在使用多次后，內部成分會發生變化從而導致生成的金微粒大小不均勻。

 

    （３）與脈沖電源有關。用示波器觀察脈沖電源時，發現在正負脈沖變化時會出現一個電壓的躍變，雖然幅度不是很大，但也會對鍍層有所影響。

 

    ４·結論

    本文著重從理論分析入手，嘗試解決在脈沖電鍍金過程中的鍍層厚度和金微粒大小等問題。經過理論分析和實驗驗證，本文推導的理論數據可以較好地解決一些實際問題，但所得的金微粒仍然過大。其原因主要在于對陰極過電位和鍍液中金離子的質量濃度變化難以精準控制。這兩方面的問題可以通過改善電源穩定性和對鍍液進行更新等方法解決。